Chiar dacă în ultima vreme a cam pierdut inițiativa în fața rivalului TSMC, Samsung Foundry rămâne unul dintre giganții industriei, cu zeci de ani experiență în dezvoltarea de tehnologii inovatoare pentru fabricarea de semiconductoare. Una dintre aceste inovații este 3D Stacked FET, o tehnologie care schimbă modul în care sunt aranjați tranzistorii pe cipurile de siliciu, făcând posibilă crearea de cipuri mai mici, dar mai dense și semnificativ mai puternice.
Detaliată într-o lucrare recent publicată la Simpozionul VLSI 2026 și intitulată „Prima demonstrație a FET-urilor 3D stivuite la un pas al porții de 42 nm, cu canale nanosheet triple-stacked pentru aplicații logice avansate”, noua arhitectură pentru microprocesoare pare dezvoltată special pentru a ocoli cele mai spinoase probleme legate de miniaturizarea semiconductoarelor. Concret, în loc să urmărești miniaturizarea la nesfârșit dezvoltând metode de fabricație tot mai costisitoare, lucrezi la optimizarea arhitecturii interne a cipurilor. Grupezi tranzistorii mai aproape (și eventual suprapus), reduci lungimea traseelor electrice și optimizezi pentru răcire mai eficientă. Chiar dacă printr-o abordare diferită, cei de la Huawei urmăresc în esență același lucru, anume ocolirea limitărilor impuse de metodele de fabricație a semiconductoarelor disponibile în prezent. Însă cei da la Samsung pot combina tehnologia 3D Stacked FET și cu folosirea unor metode de fabricație de ultimă generație, pentru rezultate cu adevărat spectaculoase.
Prezentată la conferința ce a avut loc între 14 și 16 iunie 2026, lucrarea Samsung a fost selectată drept cea mai bună lucrare dintre peste 1.000 de propuneri și a primit un scor de 8,29 din 10. De asemenea, a fost aleasă ca unul dintre punctele culminante tehnice VLSI 2026 și a fost inclusă în dosarul oficial de presă al conferinței.
De-a lungul anilor, arhitecturile microprocesoarelor au evoluat de la tranzistoare planare la FinFET-uri și, mai recent, la tranzistoare Gate-All-Around (GAA). Iar Samsung adezvoltă acum o tehnologie care suprapune vertical două tipuri diferite de tranzistoare, de tip n și de tip p. Această abordare poate reduce semnificativ spațiul necesar pe un cip.
Conceptul poate părea simplu, dar suprapunerea verticală a tranzistoarelor introduce mai multe complicații: cum furnizezi energie și răcești tranzistori dispuși în planuri suprapuse, cum asiguri uniformitatea fabricației și eviți interferențele electrice.
Samsung spune că a abordat fiecare problemă în parte prin :
- Folosirea unor canale de nanosheet triplu-suprapuse pentru a asigura un flux de curent suficient prin structura extrem de compactă.
- Folosirea unei tehnologii avansate de creștere epitaxială pentru a crea straturi netede, fără defecte, care permit semnalelor electrice să circule constant.
- Dezvoltarea unei structuri izolatoare precise numită izolare dielectrică medie (MDI) pentru a separa cele două straturi ale tranzistorului fără a afecta performanța.
- Samsung a demonstrat tehnologia folosind o separare de 42 nm, între tranzistorii adiacenți, arătând că arhitectura 3D Stacked FET se pretează inclusiv pentru folosirea cu noduri de proces avansate. Samsung a evaluat, de asemenea, uniformitatea tehnologiei comparând caracteristicile electrice ale mai multor structuri pe waffer-ul de siliciu și a constatat că rezultatele sunt consistente.
Lăsând la o parte limbajul tehnic, această tehnologie reprezintă o evoluție semnificativă de la designul tradițional al cipurilor planare către o arhitectură tridimensională autentică a tranzistoarelor. O astfel de abordare va permite în cele din urmă crearea de cipuri cu o densitate de tranzistori mult mai mare, performanțe mai bune și o eficiență energetică îmbunătățită. Samsung nu a dezvăluit când ar putea fi comercializată sau utilizată tehnologia în produse produse în masă, dar a lăsat de înțeles că proiectul este tratat cu prioritate și s-ar afla deja într-un stadiu destul de avansat.
